Synopsys Design Compiler

Synopsys Design Compiler

ASIC-programvara för logisk syntes för att sammanställa Verilog, VHDL och System Verilog till GDSII-mask för IC-tillverkning.
Synopsys erbjuder Design Compiler 2010 som ger en tvåfaldig acceleration av syntesen och det fysiska implementeringsflödet.RTL-formgivare kan utföra vad om planlösningsutforskning för att identifiera och fixa golvplanproblem tidigt.
synopsys-design-compiler

Hemsida:

kategorier

Alternativ till Synopsys Design Compiler för alla plattformar med någon licens

Scriptum

Scriptum

Scriptum är en frittekstredigerare fokuserad på VHDL och Verilog design, kör på Windows och Linux.Med hjälp av ett gränssnitt för flera dokumentfönster i kombination med flikssidor ger det dig en snygg miljö för att redigera VHDL, Verilog och andra språkfiler.
Synplify Pro

Synplify Pro

Generisk FPGA-syntes front-end för FPGAs som Xilinx och Altera.