Synopsys Design Compiler

Synopsys Design Compiler

ASIC-programvara för logisk syntes för att sammanställa Verilog, VHDL och System Verilog till GDSII-mask för IC-tillverkning.
Synopsys erbjuder Design Compiler 2010 som ger en tvåfaldig acceleration av syntesen och det fysiska implementeringsflödet.RTL-formgivare kan utföra vad om planlösningsutforskning för att identifiera och fixa golvplanproblem tidigt.
synopsys-design-compiler

Hemsida:

kategorier

Alternativ till Synopsys Design Compiler för alla plattformar med gratis licens

Synplify Pro

Synplify Pro

Generisk FPGA-syntes front-end för FPGAs som Xilinx och Altera.